SERDES fette per a piattaforma Asic

LSI Logic hà aghjuntu à a so famiglia di Asic strutture strutturate RapidChip nuvelle opzioni di design per l'applicazioni seriali d'alta veloce.

I dispunibuli sò finu à 48 elementi SERDES (serialiser / deserialiser), finu à cinque milioni di porte e 3,7Mbits di RAM, basatu annantu à l'architettura di memoria interna MatrixRAM introdotta da a ditta. Ci hè ancu supportu per interfacce di memoria di larghezza di banda cum'è DDR2 è QDR.

Chjamata a famiglia Xtreme2, offre diverse combinazioni SERDES sottu i nomi GigaBlaze è Hydra. Con tarifi di dati finu à 4.25Gbit / s, i standard supportati includenu, ma ùn sò micca limitati à, Gigabit Ethernet, 10 Gigabit Ethernet (XAUI), PCI Express (cume ASI), Fibre Channel, InfiniBand, CX4, Serial Rapid IO, SGMII, Standard SPI4.2, SPI5, SAS, SATA, è HyperTransport.

L'architettura MatrixRAM hè custituita da matri di memoria chì ponu esse usati individualmente o cumminati per furmà ricordi più grandi cunfigurati in diverse larghezza è profondità.

I standardi di memoria supportati includenu DDR2, chì esce cum'è a tecnulugia di memoria dominante in l'informatica di l'imprese; RLDRAM2 è FCRAM2 cumuni in networking d'altu rendiment è QDR cumunu in reta di almacenamiento.

Autobus LVDS veloci cum'è SPI-4.2 ponu esse implementati in I / O cunfigurabili.

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